Please use this identifier to cite or link to this item: http://ena.lp.edu.ua:8080/handle/ntb/55279
Title: Методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою
Authors: Мельник, А. О.
Сало, А. М.
Affiliation: Національний університет “Львівська політехніка”
Bibliographic description (Ukraine): Мельник А. О. Методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою / А. О. Мельник, А. М. Сало // Вісник Національного університету “Львівська політехніка”. — Львів : Видавництво Національного університету “Львівська політехніка”, 2005. — № 546 : Комп’ютерні системи та мережі. — С. 96–101.
Bibliographic description (International): Melnik A. O. Metodyka proektuvannia paralelnoho protsesora na osnovi pamiati z determinovanoiu vybirkoiu / A. O. Melnik, A. M. Salo // Visnyk Natsionalnoho universytetu "Lvivska politekhnika". — Lviv : Vydavnytstvo Natsionalnoho universytetu "Lvivska politekhnika", 2005. — No 546 : Kompiuterni systemy ta merezhi. — P. 96–101.
Is part of: Вісник Національного університету “Львівська політехніка”, 546 : Комп’ютерні системи та мережі, 2005
Journal/Collection: Вісник Національного університету “Львівська політехніка”
Issue: 546 : Комп’ютерні системи та мережі
Issue Date: 1-Mar-2005
Publisher: Видавництво Національного університету “Львівська політехніка”
Place of the edition/event: Львів
Lviv
UDC: 681.3
Number of pages: 6
Page range: 96-101
Start page: 96
End page: 101
Abstract: Запропонована методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою. Розглядаються етапи пошуку оптимальних параметрів процесора для заданого мовою С алгоритму.
Designing methodology for determined memory access processor is being offered. Processor’s optimal parameters search stages for algorithm, given in C language, are introduced.
URI: http://ena.lp.edu.ua:8080/handle/ntb/55279
Copyright owner: © Національний університет “Львівська політехніка”, 2005
© Мельник А. О., Сало А. М., 2005
References (Ukraine): 1. Melnyk A., Solo A. Instruction set architecture of the determined memory access processor // Досвід розробки та застосування САПР в мікроелектроніці - CADSM’2003, С. 198-199.
2 Барсъ- кий А.Б. Параллельнные процессы в вычислительных системах. Планирование и организация. - М., 1990.
3. Matthias Н. Weiss. Dynamic Codewidth Reduction for VLIW Instruction Set Architectures in Digital Signal Processors- Butterworth-Heinemann, 1996.
4. H-El-Rewini and T.G. Lewis, Scheduling parallel program tasks onto arbitrary target machines, J. of Parallel and Distributed Computing, 9(1990), 138-153.
5. Sarkar V. Partitioning and Scheduling Parallel Programs for Execution on Multi-processors, The MIT Press, 1989.
6. Wu M.Y. and Gajski D., Hypertool: A programming aid for message-passing system, IEEE Trans, on Parallel and Distributed System, vol.l, pp. 330-343,1990
7. Casavant A.E., Synthesis A. Environment for Designing DSP Systems, IEEE Design and Test, 35-45, April, 1989
8. Note S., Automated Synthesis of High-Speed Cordic Algorithm with the Cathederal III compilation system, Proc. ISCAS’88, 851-584, 1988.
9. Ishikawa M., Automatic Layout Synthesis for FIR Filters Using a Silicon Compiler, Proc. ISCAS’90, 2588-2589, 1990.
10. Graham R.L., Bounds for certain multiprocessing anomalies, Bell System Tech. J., 45(1966), 1563-1581.
11. Lenstra J.K. and Rinnooy Kan A.H.G., Complexity of Sheduling under Precedence Constraints, Operation Research, 26:1, 1978.
12. Хантер P. Проектирование и конструирование компиляторов - М. 1984.
References (International): 1. Melnyk A., Solo A. Instruction set architecture of the determined memory access processor, Dosvid rozrobky ta zastosuvannia SAPR v mikroelektronitsi - CADSM2003, P. 198-199.
2 Barsie- kii A.B. Parallelnnye protsessy v vychislitelnykh sistemakh. Planirovanie i orhanizatsiia, M., 1990.
3. Matthias N. Weiss. Dynamic Codewidth Reduction for VLIW Instruction Set Architectures in Digital Signal Processors- Butterworth-Heinemann, 1996.
4. H-El-Rewini and T.G. Lewis, Scheduling parallel program tasks onto arbitrary target machines, J. of Parallel and Distributed Computing, 9(1990), 138-153.
5. Sarkar V. Partitioning and Scheduling Parallel Programs for Execution on Multi-processors, The MIT Press, 1989.
6. Wu M.Y. and Gajski D., Hypertool: A programming aid for message-passing system, IEEE Trans, on Parallel and Distributed System, vol.l, pp. 330-343,1990
7. Casavant A.E., Synthesis A. Environment for Designing DSP Systems, IEEE Design and Test, 35-45, April, 1989
8. Note S., Automated Synthesis of High-Speed Cordic Algorithm with the Cathederal III compilation system, Proc. ISCAS’88, 851-584, 1988.
9. Ishikawa M., Automatic Layout Synthesis for FIR Filters Using a Silicon Compiler, Proc. ISCAS’90, 2588-2589, 1990.
10. Graham R.L., Bounds for certain multiprocessing anomalies, Bell System Tech. J., 45(1966), 1563-1581.
11. Lenstra J.K. and Rinnooy Kan A.H.G., Complexity of Sheduling under Precedence Constraints, Operation Research, 26:1, 1978.
12. Khanter P. Proektirovanie i konstruirovanie kompiliatorov - M. 1984.
Content type: Article
Appears in Collections:Комп'ютерні системи та мережі. – 2005. – № 546



Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.